outubro 6, 2022

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x86 e Arm Rival, o RISC-V vem com arquitetura de 10 bilhões de núcleos

x86 & Arm Rival, RISC-V Architecture Ships 10 Billion Cores

Calista Redmond, CEO da RISC-V International, anunciou na Embedded World que atualmente existem dez bilhões de centros RISC-V no mercado.

A arquitetura ARM RISC-V enviou 10 bilhões de núcleos, considerados mais proeminentes do que a arquitetura x86 e Arm do futuro.

RISC-V, pronunciado “The Fifth Risk”, é uma arquitetura Open Standard Instruction Set (ISA) fornecida sob licenças de código aberto e de uso gratuito. O conjunto básico de instruções contém instruções naturalmente alinhadas de 32 bits de comprimento fixo, e o ISA suporta extensões de comprimento variável, o que significa que cada instrução pode ter qualquer comprimento numérico dentro de pacotes de 16 bits. O conjunto de instruções vem em sabores de espaço de endereço de 32 bits e 64 bits e é construído para uma ampla variedade de usos. Vários subgrupos suportam tudo, desde sistemas mini-embedded a PCs a supercomputadores vinculados a processador e PCs paralelos montados em rack em nível de armazém.

Calista Redmond disse que os padrões abertos são fundamentais.

O Linux faz isso para software e nós fazemos isso para hardware. Estimamos que existam 10 bilhões de centros RISC-V no mercado.

Mas o caminho para dez bilhões não foi uma tarefa rápida. Relata-se que dezessete anos de tentativa e erro para a arquitetura ARM levaram o grande marco a ser alcançado em 2008. Por outro lado, o RISC-V levou apenas doze anos para completar dez bilhões. Redmond prevê que o número de núcleos de processador RISC-V deve chegar a 80 bilhões até 2025.

Fonte: Embedded World 2022.

Esta notícia incluiu o anúncio da aprovação das quatro novas especificações e extensões a partir deste ano. o Quatro novas especificações ser:

  • Especificações RISC-V para engenheiros SBI para a camada de firmware entre a plataforma de hardware e o kernel do sistema operacional usando uma interface de aplicativo binário no modo supervisor (modo S ou modo VS). Essa abstração permite serviços multiplataforma em todas as implementações do RISC-V OS. Vários membros do RISC-V já implementaram a especificação RISC-V SBI em suas soluções RISC-V, portanto, a certificação da especificação garantirá que uma abordagem padrão seja adotada em todo o ecossistema RISC-V, garantindo a compatibilidade. O desenvolvimento e validação desta especificação foi liderado por Atesh Batra da Refus, com trabalho conduzido pelo comitê de direção horizontal da plataforma.
  • Os protocolos RISC-V UEFI trazem os padrões UEFI atuais para as plataformas RISC-V. O desenvolvimento e validação desta especificação foi liderado por Sunil VL, Ventana Micro e Philipp Tomsich, VRULL GmbH, com trabalho realizado no Premium Software Technical Working Group.
  • O E-Trace para RISC-V define um método de rastreamento de processador altamente eficiente que usa rastreamento de ramificação, ideal para depurar qualquer tipo de aplicativo, desde pequenos projetos incorporados até computadores ultrapoderosos. O E-Trace da documentação do RISC-V define os sinais entre o núcleo do RISC-V e o codificador (ou a porta de entrada), um algoritmo de rastreamento de ramificação compactado e um formato de pacote para encapsular as informações de rastreamento de ramificação compactadas. Gajinder Panesar da Picocom e o Grupo de Tarefas E-Trace da RISC-V lideraram o desenvolvimento e validação desta especificação.
  • O RISC-V Zmmul Multiply permite apenas implementações de baixo custo que requerem multiplicação, mas não divisão e fazem parte da especificação não premium do RISC-V. Allen Baum liderou o desenvolvimento e validação desta extensão, com trabalho realizado no ISA Unlucky Committee.
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fontes de notícias: Está em casaE a RISV.org